Розділ 9

СТОРІНКИ |  |

Структурна схема вміщує виконані на єдиному кристалі силіцію матрицю накопичувача, дешифратори коду адреси рядків А0 — А3 (А0 — молодший розряд) і стовпців А4 — A7, перемикачі вибору стовпців і пристрій введення-виведення (ПВВ). Режимом мікросхеми керують сигнали (вибір мікросхеми) і W/R (запис-зчитування).

Матриця накопичувача містить 256 елементів пам'яті ЕП, розташованих на перетинаннях 16 рядків і 16 стовпців. Кожен ЕП становить собою статичний тригер, що може бути реалізований на основі біполярних або МДН- транзисторів. Це залежить від технології виготовлення мікросхем. У цьому випадку мікросхема 561РУ2 виготовлена по КМДН - технології, тому її основу становить тригер (рис. 9.2) на МДН- транзисторах комплементарного типу, що мають канали різного типу провідності: VT1, VT2-канали n-типу, VT3, VT4-канали р-типу. У тригера два парафазних сполучених входи-виходи. Перемикальними транзисторами VT5, VT6 тригер з'єднаний з розрядними шинами РШ1 , РШ0 , по яких підводиться до тригера при записі і відводиться від нього при зчитуванні інформація в парафазній формі представлення: PШ1=, PШ0=. Перемикальні транзистори затворами з'єднані з адресною шиною (рядком). У разі порушення рядка сигналом вибірки Х=1, що надходить з виходу дешифратора адреси рядків, перемикальні транзистори відкриваються і підключають входи-виходи тригера до розрядних шин.

За відсутності сигналу вибірки рядка, тобто при Х=0, перемикальні транзистори закриті і тригер ізольований від розрядних шин. У такий спосіб реалізують у матриці режим звертання до ЕП для запису або зчитування інформації та режим збереження інформації.