Contents

СТОРІНКИ |  |

Така структура не завжди дає змогу реалізувати потрібну конфігурацію. У складних пристроях з великим числом довгих нерегулярних зв'язків вдається використовувати не більше ніж половину ресурсів кристала.

Схему найпростішого БВВ зображено на рис.10.10. Контактна площадка кристала з'єднана з виходом керованого буфера DD1 і з входом буфера DD2. Передбачено можливість задати вихідний логічний рівень на вході, зв'язуючи контактну площадку з загальним проводом через резистор R1 або із шиною живлення через резистор R2. Програмувальні перемикачі S1, S2 забезпечують прямий або інверсний зв'язок БВВ із матрицею КЛБ. За допомогою перемикача S3 за необхідності інвертують вхідний сигнал. Лінія затримки U1 призначена для вирівнювання часів поширення сигналів по різних колах ПЛІС. Буфер DD1 обладнаний пристроєм програмування тривалості фронту вихідного сигналу. Пологий фронт, не знижуючи внутрішньої швидкодії ПЛІС у разі поганого узгодженні зовнішнього навантаження БВВ перешкоджає завадам.

КЛБ мікросхеми складається з чотирьох мікрокомірок, виконаних за схемою, наведеною на рис. 10.11. Кожна комірка містить генератор довільної логічної функції чотирьох змінних DD1 (РПЗУ на 16 біт) і тригер DD2. Всі чотири тригери одного КЛБ мають загальні входи сигналів асинхронного скидання (CLR), синхронізації (СК) і дозволу (СЕ).

Схему макрокомірки логічного блоку ПЛІС CPLD зображено на рис. 10.12. За допомогою програмувальної матриці І формують до п'яти логічних добутків 36-ти змінних, ще два добутки - можна взяти від сусідніх макрокомірок. На виході АБО елемента (DD37) утвориться логічна сума цих добутків, що надходить на вхід перемикача S5 і тригера DD39 в прямому або інвертованому виді в залежності від положення програмувального